BetVictor Sports(伟德体育)国际官网台积电CoWoS-L是英伟达最新GPU的关键

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　　片上基板（CoWoS：Chip-on-wafer-on-substrate）是一种先进的封装技术，用于制造高性能计算（HPC）和人工智能（AI）元件。作为一种高端系统级封装（SiP）解决方案，与传统的多芯片模组（MCM）相比，它能在紧凑的平面图内以并排方式实现多芯片整合。要在封装中容纳更多的有源电路和晶体管，以提高SIP系统的性能，扩大interposer 面积是关键因素之一。通过四掩模拼接技术，基于Si interposer 的CoWoS-S 已开发出2500 平方毫米的interposer 面积。然而，前所未有的interposer 面积给产量和制造带来了重大挑战。如何克服interposer尺寸的限制变得非常重要。

　　LSI chiplet 继承了硅interposer 的所有诱人特性，保留了亚微米级铜互连、硅通孔(TSV) 和嵌入式深沟电容器(eDTC)，以确保良好的系统性能，同时避免了与一个大型硅interposer 相关的问题，如良率损失。此外，在RI 中还引入了穿绝缘体通孔(TIV) 作为垂直互连，以提供比TSV 更低的插入损耗路径。CoWoS-L 采用3 倍reticle size（约2500 平方毫米）的插接器，搭载多个SoC/芯片模组和8 个HBM，已成功进行了演示。报告了电气特性和元件级可靠性。稳定的可靠性结果和出色的电气性能表明，CoWoS-L 架构将延续CoWoS-S 的扩展势头，以满足未来面向高性能计算和人工智能深度学习的2.5D SiP 系统的需求。

　　在典型的CoWoS 工艺中，已知良好逻辑（KGD） SoC 的顶层芯片和HBM 通过间距约为30 至60 um 的微凸块并排整合在Si 夹层晶圆上。在采用上述片上晶圆（CoW）工艺之前，在晶圆厂环境中用多层互连、TSV 和eDTC 对Si 中介层进行预成型。然后，根据interposer 尺寸将CoW 晶圆切割成单个CoW 模组，并组装到封装基板上，形成SiP。在top die和基板之间引入硅interposer 层可实现更细的互连间距和更短的水平路径，从而确保更好的讯号完整性（SI）和电源完整性（PI）。

　　在前几代CoWoS 产品中，开发出了双掩模和四掩模光刻拼接技术，可将硅互联器的面积扩大到相当于三个完整reticle size（3 倍或约2500 平方毫米）。请注意，本文将一个reticle size定义为~830 mm2，即25.52 mm x 32.52 mm，这是光刻扫描器的最大可访问区域。CoWoS-S 是一种基于interposer的CoWoS 技术，已获得3 个SoC/chiplet 芯片和8 个HBM 的最高认证。虽然不断增大interposer尺寸仍是下一代CoWoS 扩展到4 倍（约3300 平方毫米）的一种选择，但生产率和可靠性方面的挑战也随之而来。光刻工艺的复杂性超出了4 掩膜拼接的范围，这给插层制造带来了巨大的吞吐量损失。控制不同掩膜场边界的拼接误差也是一项挑战。

　　CoWoS-L 封装由3 部分组成，即top die、重组插层（reconstituted interposer ）和基板。图2 展示了CoWoS-L 封装的方案。Top die通过细间距微凸块并排粘合在中介层上。中介层在承载所有top die以形成片上晶圆（CoW：chip-on-wafer）方面发挥着重要作用，而LSI 芯片则是芯片与芯片之间接触最多的部分。中介层的上下两面都包含一个RDL层，分别用于微凸块和C4凸块布线。由模塑化合物（molding compound）包围的TIV 提供了从基板到顶层芯片的直接垂直路径，插入损耗低。最后，将CoW 芯片粘合到基板上，完成CoWoS。

　　一个RDL 层是在interposer 正面制作的，用于将微凸块连接到TIV 和LSI 芯片。图4(b)-(d) 显示了CoW 的工艺流程。带有微凸块的top die被粘接到interposer上，然后用底部填充物和模塑化合物进行填充和封装。如图4(d)所示，在interposer背面还制作了另一个RDL 层，然后形成C4。图4(e)-(f)描述了基片上（oS）工艺流程。与传统的凝胶型热介面材料（TIM：thermal interface material）相比，盖型封装在盖和CoW 芯片之间插入了新型薄膜型热介面材料（TIM），具有更好的散热效果。

　　第一代深沟电容器（eDTC：deep trench capacitor）首次引入CoWoS 平台，以提高电气性能。在早期开发中，采用第一代eDTC 的CoWoS 可将系统功率传输网路（PDN）阻抗降低93%，第一电压骤降比不采用eDTC 时降低72%。此外，在3.2 GHz 频率下，HBM 中VDDQ 的同时开关噪声（SSN）比没有eDTC 时降低了38%。由于SSN 降低了，讯号完整性也得到了改善。带有eDTC 的CoWoS 平台有利于电源完整性和讯号完整性。新一代eDTC 的电容密度可达1100 nF/mm2。

　　为了验证CoWoS-L 的可靠性，这里设计了四种不同的菊花链类型：微凸块、TSV、TIV 和C4 菊花链，以研究结构的完整性，如图10 所示。μ 凸块菊花链最多可连接100 个μ 凸块。TSV 菊花链连接了数百个TSV，用于分析LSI 互连。连接50 多个TIV 的TIV 菊链设计用于验证从C4 到插片正面RDL 的垂直互连。C4 菊链位于芯片拐角处，用于评估C4 连接质量，该处在可靠性过程中显示出较高的应力。